CMOS/スピントロニクス融合回路による不揮発性パワーゲーティング技術
【研究分野】電子デバイス・電子機器
【研究キーワード】
CMOS / 待機時電力 / マイクロプロセッサ / SoC / SRAM / パワーゲーティング / ＳＲＡＭ / フリップフロップ / 集積回路 / メモリ / 低消費電力 / 低電圧 / 不揮発
【研究成果の概要】
本研究課題では，マイクロプロセッサ(MP)やシステムオンチップ(SoC)などのCMOSロジックシステムの待機時電力を高効率に削減できる不揮発性パワーゲーティング（NVPG）技術，およびこのアーキテクチャに必要となる不揮発性SRAMなどの不揮発性双安定記憶回路技術の開発を行った．この記憶回路はCMOS双安定回路と不揮発性メモリ素子である強磁性トンネル接合を用いて構成され，通常動作においては従来技術の性能を維持し，さらに不揮発記憶によるNVPGを実現できる．本研究で開発したNVPG技術をMPやSoCに用いれば，従来技術では到達できない高効率の待機時電力削減が可能になることを明らかにした．
【研究の社会的意義】
本研究課題では，CMOSロジックシステムにおいて極めて重要な問題となっている待機時電力を，不揮発記憶を活用したパワーゲーティング（NVPG）によって高効率に削減できる回路・アーキテクチャ技術を研究開発した．この目的には，従来の不揮発性メモリ技術ではその速度・エネルギー性能から応用は難しく適していない．そこで，SRAMやFFなど双安定記憶回路をNVPGに適合するように不揮発化した不揮発性双安定記憶回路（NV-SRAM，NV-FF）の開発を行った．本研究課題で開発したNVPG技術をMPやSoCに導入することで，従来のCMOS技術のみでは実現できない高効率の待機時電力削減が可能になる．
【研究代表者】
【研究種目】基盤研究(A)
【研究期間】2014-04-01 - 2019-03-31
【配分額】40,430千円 (直接経費: 31,100千円、間接経費: 9,330千円)