東京大学大学院工学系研究科の飯塚 哲也 教授と、張 浩明 大学院生らによる研究グループは、低ジッタと低スプリアスを同時に実現する位相同期回路（PLL：Phase-Locked Loop）の新方式を開発しました。無線通信機などで広く用いられる分数分周PLL（注4）では、回路構成上生じる量子化雑音（注5）による雑音性能の劣化が問題となり、これを抑制する手法が数多く提案されてきました。多くの既存技術では、その量子化雑音を特定の回路技術により打ち消す方式を採用していますが、回路性能の補正が必要となりPLLのロック時間が長くなるという欠点がありました。今...