先端ロジック半導体のゲート絶縁膜の新技術を開発

界面層の薄層化とダイポール層への新規材料の導入によりトランジスタの性能向上へ

【注目の成果：共同研究・産学連携のためのチェックポイント】

高度なAI技術をより低消費電力で利用できるようになると期待

【産学連携対象全学共通分野 Discovery Saga】

情報学複合領域環境学数物系科学生物学総合理工工学総合生物医歯薬学

【Sagaキーワード】

2026年6月9日公開

ポイント

ゲート絶縁膜に含まれるシリコン酸化膜界面層を一原子層に匹敵する0.2 nmまで薄層化に成功
ゲート絶縁膜に含まれるダイポール層への新規材料の導入によりしきい値電圧の設定自由度を向上
ゲートオールアラウンド構造トランジスタの微細化と動作条件（処理速度優先と省消費電力優先）の精密な制御が可能に

概要

東京科学大学（Science Tokyo）工学院電気電子系の星井拓也助教は、最先端半導体技術センター（以下「LSTC」）などとともに、NEDO（新エネルギー・産業技術総合開発機構）委託事業である「ポスト5G情報通信システム基盤強化研究開発事業」における「Beyond 2nm世代向け半導体技術開発」の下、2 nm世代以降の先端ロジック半導体^[用語1]の性能向上に資するゲートスタック^[用語2]技術を新たに開発しました。本研究は、LSTCの組合員である産業技術総合研究所（以下「産総研」）、物質・材料研究機構、東京大学と、共同実施先である東京都市大学にて実施されました。
AI技術の高度化に伴い、半導体集積回路のさらなる高速化が求められています。そのため、高速化に直結する

ゲート絶縁膜^[用語3]の薄層化が重要になっています。一方で、消費電力の大きさも問題になっています。しかし、先端ロジック半導体では、動作速度の向上と消費電力の低減はトレードオフの関係にあり、両者を両立させることは困難です。そこで、集積回路中の個々のトランジスタについて、速度と省エネのどちらをどの程度優先させるかという動作条件を細かく制御することで、集積回路全体のパフォーマンスを維持しつつ低消費電力化を実現するよう世界中で研究開発が行われています。
今回、動作条件（処理速度優先と省消費電力優先）に大きく関わる、先端ロジック半導体のゲートスタックにおける2つの重要な技術を開発しました。1つ目は、先端ロジック半導体の高速化の鍵となる、ゲート絶縁膜中の一層であるシリコン酸化膜（SiO₂）界面層を一原子層に匹敵する約0.2 nmと極限まで薄くする技術です（概要図左下）。2つ目は、先端ロジック半導体の動作条件を制御するための

しきい値電圧^[用語4]調整技術です。ゲート絶縁膜中の一層である

ダイポール層^[用語5]として新規材料を成膜するもので、これによって動作条件をこれまでより細かく設定することができます（概要図右下）。
これらの技術で、先端ロジック半導体の高速化だけでなく、集積回路全体のパフォーマンスの最適化が可能になります。これにより、高度なAI技術をより低消費電力で利用できるようになると期待されます。

この技術の詳細は、2026年6月14日～18日に米国ホノルルで開催される国際会議「VLSI Symposium 2026」にて発表されます。

概要図. 新たに開発した先端ロジック半導体向けゲート絶縁膜技術の概要
※発表タイトル1、2の図を改変したものを使用しています。

背景

AI技術の高度化が進み、先端ロジック半導体への性能向上要求がいっそう高まっています。動作の高速化はもちろんですが、一方で電力消費を抑制することも重要な課題です。しかし、先端ロジック半導体において、その両者を高いレベルで同時に実現することは容易ではありません。そこで、集積回路全体の消費電力を抑えるために、高速動作が必要ではない部分については、動作速度を犠牲にして消費電力を抑制する工夫がなされています。
先端ロジック半導体では、ゲートスタックと呼ばれる、ゲート電極とゲート絶縁膜からなる積層構造の設計が高速化のための鍵となります。絶縁膜全体の実効的な膜厚（

容量換算膜厚^[用語6]）は薄ければ薄いほどオン電流が増えるため、動作速度は向上します（図1左）。

IRDSロードマップ^[用語7]2023年版において、「2 nm世代」以降、ゲート絶縁膜の容量換算膜厚は0.9 nmを達成するよう記載されています。しかし、現状では1.4 nm程度を下限として薄層化が停滞しており、これを限界まで薄くすることは集積回路全体の動作速度の向上に貢献します。
集積回路を構成する個々のトランジスタについて、動作速度を優先するか、消費電力の低減を優先するかの動作条件の設定はしきい値電圧で制御することができます。しきい値電圧を小さく設定するとオン時の電流が増えることで高速動作が可能な一方、オフ時の漏れ電流によって無駄な電力消費が発生することになります。逆にしきい値電圧を上げることで、動作速度は多少低下するものの漏れ電流を低減することが可能です（図１右）。個々のトランジスタの動作条件、つまり、動作速度と消費電力のバランスをしきい値電圧で細かく設定することで、パフォーマンスを保ちながら消費電力を抑える集積回路が実現できます。しかし、概要図右下に示すように、従来のダイポール層の材料ではしきい値電圧を精密に調整することが困難でした。そのため、しきい値電圧の設計自由度が制限され、集積回路全体の性能のバランスを最適化することができませんでした。

研究の経緯

先端ロジック半導体の2 nm世代以降の製造を国内に確保し、並行してその後の世代（Beyond 2 nm）の技術開発を推進するために、LSTCが2022年に設立されました。2024年1月よりBeyond 2 nm世代向けデバイス・材料・プロセス要素技術の研究開発を推進しています。本研究開発において、ゲートスタックに係る技術開発は一つの柱であり、この研究開発の成果として、最先端ロジック半導体向けのゲート絶縁膜の極限の薄層化技術、精密なしきい値電圧制御技術の実現に至りました。

なお、本成果は、NEDOの「ポスト5G 情報通信システム基盤強化研究開発事業／Beyond 2 nm 及び短TAT半導体製造に向けた技術開発」（JPNP20017、委託先：LSTC）の委託事業の結果として得られたものです。

研究成果

ゲート絶縁膜の薄層化については、先端トランジスタの開発指標として世界中で参照されるIRDSロードマップにおいて、

ゲートオールアラウンド（GAA）構造^[用語8]トランジスタが導入される2 nm世代以降で容量換算膜厚を0.9 nmに縮小することが必要とされています。それに対して、現状の先端トランジスタにおいて、報告されている値では1.4 nm程度を下限として薄層化が停滞しています。概要図と図2に示した典型的なゲートスタックの構造の通り、二酸化ハフニウム（HfO₂）などの高誘電率膜層をシリコン上に製膜する際に必要最低限の膜厚のSiO₂層を界面に形成する必要がありますが、現在主流のオゾン水を用いたウェットプロセスによる製法では、SiO₂界面層の膜厚だけで0.8 nmあり、これだけでゲート絶縁膜の容量換算膜厚の大部分を占めていました。このため、高誘電率膜層を薄層化しても容量換算膜厚を小さくすることができず、薄層化が1.4 nm程度で停滞している原因となっています。
本研究では、従来のウェットプロセスにかわり、新規のドライプロセスを適用することでこの課題を解決しました。具体的には減圧状態の酸素中の熱処理において、所望のプロセス温度（500 ℃および800 ℃）に対する酸素分圧を精密に制御することで、ほぼ一原子層に近い厚さ0.2 nmの安定なSiO₂膜を形成する方法を開発しました。本プロセスは、酸素分圧と温度の設定により、SiO₂膜の成長が進行する領域と、酸素との反応によるエッチングが進行する領域の境界条件を利用することに特徴があります。SiO₂膜の成長とエッチングを同時に進めることで、実質的にSiO₂膜の成長の速度を遅くすることができ、きわめて薄い膜を高い制御性で形成できる利点があります。これにより、ゲート絶縁膜の容量換算膜厚の大半を占めていたSiO₂界面層を大幅に薄層化でき、トランジスタのゲートスタックとして電気的に実測された容量換算膜厚0.9 nmを達成しました（図2）。

図2. 新たに開発したゲート絶縁膜薄層化技術
※発表タイトル1の図を改変したものを使用しています。

次にしきい値電圧の制御について、しきい値電圧は主にゲートスタックに使用する材料により決定されますが、2 nm世代以降GAA構造トランジスタにおいては、10 nm程度以下の狭いナノシート間の隙間にゲートスタックを形成することが求められ、きわめて薄い膜厚の材料でしきい値を調整することが必要となります（概要図左上）。そのために強い分極効果を持つランタン(La)、アルミニウム(Al)の酸化物のダイポール層が従来より注目されていますが、その特性ゆえに、一原子層レベルの膜厚のダイポール層であっても必要以上にしきい値電圧が変化し、しきい値電圧を所望の値に精密に制御するのが困難でした。そこで今回、ダイポール層として挿入してもしきい値電圧をほとんど変化させない、電気的に中性な材料であるチタン(Ti)酸化物をあえて組み合わせることで分極効果を精密にできる技術を新たに開発しました。図3に示すように、La、Alの酸化物をゲートスタックの高誘電率酸化物膜とSiO₂界面層の間に挿入した場合には、最も薄い厚さ0.2 nmの場合であってもしきい値電圧は大きく変化し、それ以上の膜厚ではしきい値電圧変化が飽和するため、膜厚制御によるしきい値電圧の微調整が困難です。一方、Ti酸化物は膜厚を増加させてもしきい値電圧がほとんど変化しません。Ti酸化物のこのような特性から着想を得て、LaおよびAlにTiを添加した酸化物をダイポール層に用いることで、一原子層レベルの膜厚（0.2 nm）であってもしきい値変化を小さく設定できることを確認しました（概要図右下）。今回開発した技術で使用した膜厚0.2 nmのLaとTiの酸化物、AlとTiの酸化物による容量換算膜厚への影響は無視できるレベルであり、SiO₂界面層の薄層化技術とトレードオフを発生させるものではありません。

図3. 各種酸化物ダイポール層の膜厚としきい値電圧変化の関係
※発表タイトル2の図を改変したものを使用しています。

以上の成果により、Beyond 2nm世代の先端ロジック半導体に必要となる、ゲート絶縁膜のさらなる薄層化とAI処理など高度な演算処理に必要な多様かつ精密なしきい値制御技術が確立され、今後の先端ロジック半導体のさらなる性能と省電力性の向上につながると期待されます。

今後の展開

GAA構造トランジスタを300 mmウエハーで試作可能な産総研のパイロットラインを活用し（2025年11月5日産総研プレス発表）、今回開発した材料と製造プロセスを、量産装置と同様の300 mmウエハー対応製造装置に導入していきます。さらに、開発した材料と製造プロセスを、GAA構造トランジスタ製造工程に実際に導入し、トランジスタの性能向上を実証することにより、本成果の社会実装につなげていきます。

用語説明

[用語1]: ロジック半導体：半導体集積回路は主に「ロジック演算用」と「メモリ用」に分類される。ロジック半導体は、スマートフォンやパソコン、サーバーに搭載され、電子機器の制御やデータ処理の役割を担う、演算用半導体集積回路である。
[用語2]: ゲートスタック：ロジック半導体に使用されるトランジスタは、ゲート・ソース・ドレインの3端子からなる素子で、ゲートに加える電圧によりソース・ドレイン間に流れる電流をオン・オフさせる機能を持つ。トランジスタのゲート端子を構成するゲート電極とゲート絶縁膜の積層構造をゲートスタックと呼ぶ。
[用語3]: ゲート絶縁膜：ゲート電極と半導体の間を電気的に絶縁する膜のこと。先端トランジスタでは、きわめて薄い二酸化シリコン（SiO₂）上に、二酸化ハフニウム（HfO₂）などの高誘電率酸化物を積層した構造が主に用いられている。また近年では、SiO₂界面層と高誘電率膜層の間に、しきい値電圧を制御するためのダイポール層が挿入されている。ゲート絶縁膜を薄くするほどトランジスタの性能が上がるが、近年薄層化が技術的に困難になっている。
[用語4]: しきい値電圧：トランジスタを流れる電流のオン・オフが切り替わるゲート電圧のこと。トランジスタはしきい値電圧を小さく設定するとオン時の電流が大きくなり高速に動作するが、オフ時の漏れ電流が大きくなり無駄な電力消費が増加する。一方、しきい値電圧を大きく設定すると、動作速度は遅くなるがオフ時の漏れ電流を低く抑えることができ、無駄な電力消費を低減できる。集積回路の中のトランジスタは、用途に応じて複数のしきい値電圧を設定し、動作速度と低消費電力性能を両立させている。
[用語5]: ダイポール層：ゲート絶縁膜の二酸化シリコン層（SiO₂）と二酸化ハフニウム（HfO₂）などの高誘電率膜層の間に異なる金属酸化物を原子層厚レベルで挿入して、各層の間に電荷の偏り（分極、ダイポール）を発生させることで、トランジスタのしきい値電圧を調整することができる。この目的で挿入する金属酸化物層をダイポール層と呼ぶ。電荷の偏りの大きさや極性は、挿入する酸化物の元素の種類によりさまざまである。使用する金属元素としてはランタン（La）やアルミニウム（Al）を用いる技術が主流。
[用語6]: 容量換算膜厚：高誘電率膜層、ダイポール層、SiO₂界面層から形成されるゲート絶縁膜について、電気的な容量測定により得られる容量値より、SiO₂のみのゲート絶縁膜に換算したSiO₂の厚さ。
[用語7]: IRDSロードマップ：半導体業界の将来の技術動向と研究開発の方向性を示す国際的な指針として、米国IEEE（Institute of Electrical and Electronics Engineers）を母体とした活動において作成されたロードマップ。先端ロジック半導体が実現すべきゲート絶縁膜厚などの技術的要求が、年代および技術世代ごとに記載されている。
[用語8]: ゲートオールアラウンド（GAA）構造：半導体集積回路の最小構成要素であるトランジスタ構造の一つ。チャネル（電流が流れる部位）の上下左右の4面すべてをゲート電極で覆うことで、トランジスタを微細化した際に漏れ電流を抑えつつ高速に動作できるようにした構造。トランジスタの微細化に伴う高性能化と低消費電力化の両立のため、2 nm世代より最先端集積回路に本格的に導入される。技術世代ごとに単位面積当たりのトランジスタ数が2倍に増加するという前提で、65 nm世代以降の技術世代の名称は世代ごとに0.7倍で縮小する寸法表記になっている。従って、技術世代名称の寸法はトランジスタの特定部分の寸法を示すものではない。

学会情報

学会名：: IEEE Symposium on VLSI Technology and Circuits 2026

タイトル1：: Ultra-scaled high-k gate stacks (CET 0.9 nm) enabled by a low-thermal-budget (500 ℃) oxygen-passivated interfacial layer (O-PAS IL)
発表者：: Y. Morita, T. Kawanago, T. Kamioka, Y. Mitani, T. Nabatame, T. Onaya, N. Fukata, W. Jevasuwan, K. Tsukagoshi, T. Hoshii, K. Toprasertpong, A. Tamura, K. Kita, N. Okada, K. Manabe, W. Mizubayashi, H. Ota, T. Matsukawa and S. Migita

タイトル2：: Mitigating intrinsic fixed-charge-induced Vfb fluctuation using a "neutral TiO₂ dipole" layer
発表者：: T. Kamioka, T. Nabatame, H. Matsukawa, T. Kawanago, Y. Morita, K. Toprasertpong, Y. Mitani, T. Onaya, N. Fukata, W. Jevasuwan, K. Tsukagoshi, T. Hoshii, A. Tamura, K. Kita, N. Okada, K. Manabe, W. Mizubayashi, H. Ota, T. Matsukawa and S. Migita