科学技術振興機構 研究次世代通信に向けた位相同期回路の新方式を開発
～補正不要で低ジッタと低スプリアスを同時に実現～
【注目の成果：共同研究・産学連携のためのチェックポイント】
 | 高速無線通信に必要不可欠な低雑音の周波数シンセサイザー技術として、次世代無線通信規格への応用が期待 |
【産学連携対象 全学共通分野 Discovery Saga】
【Sagaキーワード】
2026（令和8）年2月14日
東京大学
科学技術振興機構（JST）
発表のポイント
カスケード型アーキテクチャーで安定した雑音低減を達成する新方式を開発。従来技術では必須の補正を必要とせずに、低ジッタ・低スプリアスを同時に達成。
高速無線通信に必要不可欠な低雑音の周波数シンセサイザー技術として、次世代無線通信規格への応用が期待される。
東京大学 大学院工学系研究科の飯塚 哲也 教授と、張 浩明 大学院生らによる研究グループは、低ジッタと低スプリアスを同時に実現する位相同期回路（PLL：Phase-Locked Loop）の新方式を開発しました。
無線通信機などで広く用いられる分数分周PLLでは、回路構成上生じる量子化雑音による雑音性能の劣化が問題となり、これを抑制する手法が数多く提案されてきました。多くの既存技術では、その量子化雑音を特定の回路技術により打ち消す方式を採用していますが、回路性能の補正が必要となりPLLのロック時間が長くなるという欠点がありました。
今回の研究では、2段のPLLを使用したカスケード構造において、2つのマルチモジュラス分周器（MMD：Multi-Modulus Divider）を用いた量子化雑音キャンセル手法と、初段の発振回路の雑音を低減するフィードフォワード型雑音キャンセル手法を適用した新たな回路構成により、補正不要の低雑音分数分周PLLを実現しました。開発したPLLは65ナノメートル（1ナノメートルは10億分の1メートル） CMOS（相補性金属酸化膜半導体）プロセスで試作され、157フェムト秒（1フェムト秒は1000兆分の1秒）のジッタ性能と–73dBcのスプリアス性能を実証し、出力周波数や分周比の設定によらず安定した低雑音性能を実現しました。このPLLは、高速無線通信に必要不可欠な低雑音の周波数シンセサイザー技術として、Beyond 5Gや6Gなどの次世代無線通信規格への応用が期待されます。これにより、高速・低遅延といった通信性能のさらなる高度化に加え、高信頼性やエネルギー効率の向上などを通じて新たな社会的価値の創造につながります。
本研究成果は、2026年2月18日（米国太平洋時間）に、半導体集積回路分野の国際会議である「International Solid-State Circuits Conference（ISSCC）」にて口頭発表されます。
本研究成果は、主として、以下の事業・研究領域・研究課題によって得られました。
科学技術振興機構（JST） 情報通信科学・イノベーション基盤創出（CRONOS）（課題番号：JPMJCS24K1）
| 領域名 | 川原領域 |
|---|---|
| 研究開発課題名 | 無線・光融合技術の確立による革新的無線通信システムの創出 |
| 研究代表者名 | 飯塚 哲也（東京大学 大学院工学系研究科 教授） |
＜プレスリリース資料＞
本文 PDF（658KB）
＜論文タイトル＞
- “A 157fsrms-Jitter, −73dBc-Fractional-Spur, Calibration-Free Cascaded SPLL Employing Robust Feedforward Noise Cancellation and MMD-Based Quantization-Error Cancellation with a 60MHz Reference”
問い合わせ先
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菅原 理絵（スガワラ マサエ）科学技術振興機構 未来創造研究開発推進部 CRONOS推進グループ
〒102-0076 東京都千代田区五番町7 K's五番町
Tel：03-6272-4004 Fax：03-6268-9412
E-mail：cronos
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